三星电子在DRAM制造领域取得重大突破，首次成功产出10纳米以下级别的工作晶圆。 这一进展标志着该公司突破了长期困扰行业的“10纳米魔咒”，采用了全新的4F²单元结构和垂直通道晶体管技术，实际电路线宽达到9.5-9.7纳米水平。

工作晶圆是指从晶圆上切割下来的芯片中能够按设计正常运作的部分。 在开发阶段产出工作晶圆，被视为设计与工艺方向正确的信号，之后将进行良率提升和可靠性验证等后续工作。 三星电子上月生产了采用10a工艺的晶圆，并在芯片特性检测过程中确认了工作晶圆的存在。

在DRAM行业，10纳米级别工艺通常按1x、1y、1z、1a、1b、1c、1d的顺序划分代际。 10a代表1d之后的下一代，是首个低于10纳米的节点。 专家分析其实际电路线宽约为9.5至9.7纳米水平。

此次突破的关键在于采用了4F平方单元面积和垂直通道晶体管这两项新技术。 此前DRAM单元面积为6F平方，而10a工艺将其缩小至4F平方。 理论表明，在相同的芯片尺寸下，转向4F平方结构可容纳30%至50%更多的单元，有利于提升容量、速度并降低功耗。

4F平方结构以最小特征尺寸F来描述存储单元面积。 在半导体制造中，“F”指的是特定工艺下可实现的最小电路线宽，而F²值则代表由此产生的单元面积。 6F²设计通常形成一个3F×2F的矩形单元，而4F²结构则形成一个2F×2F的正方形单元。 与目前的6F²结构相比，新架构可将DRAM单元尺寸缩小约30%。

为了在缩小后的单元面积上布置栅极、通道和电容器，三星引入了垂直通道晶体管技术。 该技术将电容器置于晶体管上方，改变了以往两者各自占用单元面积的传统布局。 VCT技术依次堆叠源极、通道和漏极，在制造过程中存在权衡，有些步骤变得更容易，而其他步骤则更难，但总体而言，VCT更难制造。

随着4F平方和VCT技术的应用，核心材料也随之改变。 三星电子将通道材料从硅改为铟镓锌氧化物，以在缩小单元中抑制泄漏电流并确保数据保持特性。 铟镓锌氧化物是一种非晶态金属氧化物，能够大幅降低待机功耗。 这种材料构建的垂直沟道晶体管，在经历550℃高温退火工艺后，阈值电压变化控制在0.1eV内且漏极电流无明显退化。

在单元周围布局的各种外围电路将采用单独晶圆加工，并通过晶圆对晶圆混合键合技术连接的PUC方案。 这种方案允许制造商采用先进的逻辑制造技术，如果应用于整个DRAM芯片，这些技术将是不可能的或在经济上不可行的。 外围晶圆可能使用具有FinFET晶体管的十四纳米甚至七纳米逻辑工艺，与集成DRAM设计中通常使用的平面晶体管相比，提供卓越的性能和功耗效率。

三星电子计划今年完成基于此结构的10a DRAM开发，明年进行质量测试，并于2028年将其转移到量产生产线。 该公司计划在10a、10b、10c三个代际中使用4F平方和VCT结构，并从10d开始转向3D DRAM。 三星内部已对16层堆叠的VS-CAT DRAM的可行性进行了探索。

与此同时，其他厂商的策略有所不同。 美光计划尽可能维持现有设计。 美国美光科技公司采取了风险极高的策略，跳过了基于4F2 VCT的过渡阶段，直接进入3D DRAM的研发阶段，以节省该阶段所需的大量资金和时间。 此举旨在通过绕过4F2架构的物理复杂性，直接将从3D NAND闪存生产中积累的高堆叠技术应用于2T0C或3T0C等3D DRAM架构。

SK海力士则计划在10b节点而非10a节点应用4F平方和VCT技术。 在2025年超大规模集成电路研讨会的主题演讲中，SK海力士指出，4F2垂直栅极技术将成为未来30年引领DRAM发展的全新技术平台。 该公司计划通过一种栅极垂直包裹沟道的结构，克服目前10纳米以下工艺中存在的漏电和空间限制问题。

中国DRAM厂商由于无法进口极紫外光刻设备，在现状下难以进行线宽缩小，因此正积极开发3D DRAM，认为一旦DRAM实现3D化，便可使用传统光刻设备制造先进产品。 在3D DRAM的工艺流程中，图形化步骤大幅精简，高难度蚀刻/沉积工序显著增加。 3D DRAM趋势下，产业价值正在从光刻设备向蚀刻、沉积环节迁移。

目前中国大陆在光刻设备资源方面受到一定限制，而3D DRAM的技术特点恰好使其对光刻设备的依赖程度较低。 这一特点为中国大陆在3D DRAM领域的发展提供了有利条件。 长鑫存储采用横向堆叠方式，把传统DRAM的电容与晶体管组合转为躺在同一层的内存单元，再逐层堆叠起来，简化了垂直整合工艺。

三星的突破发生在全球存储芯片竞争加剧的背景下。 在针对英伟达即将推出的Vera Rubin系列AI加速器的性能测试中，三星HBM4在传输速度与能效比上均表现出色。 英伟达代表确认，三星提交的测试结果是“存储行业内的最佳成绩”，并因此提出了远超三星内部预期的供货需求量。

三星此次技术跨越的核心在于其激进的技术策略：公司果断放弃了中间的D1b DRAM工艺，直接“跳级”研发10纳米级D1c工艺。 通过将这一尖端内存芯片与基于4纳米代工工艺制造的逻辑层相结合，三星成为全球首家实现数据传输速率超过11Gbps的存储厂商。

随着AI服务器对内存带宽与能效要求不断提升，DRAM制程微缩已成为行业刚需。 然而，进入10纳米以下节点后，电容缩小导致数据保持能力下降、漏电流增加等物理极限问题日益突出。 分析认为，该技术将首先用于高带宽存储器，满足英伟达、AMD等AI芯片厂商对极致性能的需求。

三星电子与三星综合技术院在IEEE国际电子器件会议上公布了可用于10纳米以下制程DRAM的高耐热核心技术。 这项以非晶态铟镓氧化物材料为核心的创新，不仅攻克了CoP架构量产的高温工艺难题，更以扎实的稳定性数据为0a、0b世代DRAM的商用铺平道路。

该DRAM结构采用CoP架构，即将存储单元垂直堆叠在外围电路之上。 以往在该结构中，由于在存储单元堆叠工艺过程中会产生约550℃的高温，位于下层的外围晶体管容易受损，导致性能下降。 三星电子通过采用非晶态铟镓氧化物材料解决了这一问题。

在550摄氏度的氮气热处理工艺后，器件的阈值电压变化保持在0.1eV以内，漏极电流几乎没有出现退化。 材料革新打破工艺桎梏，成为超微缩DRAM的核心密钥。 三星选择非晶态铟镓氧化物作为晶体管核心材料，精准瞄准CoP架构量产的最大痛点——550℃高温损伤问题。

此次技术突破实现了“架构革新+性能优化”的双重升级：CoP架构通过存储单元垂直堆叠，打破了传统分离式架构的空间限制，而100纳米的短沟道设计则从晶体管核心性能发力。 更短的电子流动路径直接提升开关速度、降低功耗，同时缩小器件尺寸，二者结合让超微缩制程下的高集成度与高性能形成正向循环。

三星的路线特点是更积极推进新结构探索，提前布局未来DRAM形态。 三星的核心思路是通过结构创新延续密度增长，优先解决“还能不能继续缩”的问题。 面对SK海力士在HBM市场的先发优势，三星正通过底层技术创新加速追赶。